PC／104嵌入式控制PC出现于20世纪80年代末，并于1992年形成IEEEP966．1标准。它一方面继承了PC的所有资源，另一方面又对PC的各个方面做了优化设计，使其与IBM PC完全兼容，并具有体积小，功耗低，工作温度宽，可靠性高等特点。采用了独特的“自栈式”总线连接、模块化结构，使用起来灵活方便；采用面向对象的硬件设计方法，使得在PC／104标准上开发的扩展模块具有更强的通用性和更长的生命期；它以其优良的品质、高可靠性及模块化，广泛应用于工业控制、航空航天、军事、医疗、消防设备、智能仪器仪表、导航、通讯、数控、自动化生产设备、便携式计算机等领域。

CAN(Controller Area Network)总线是一种有效支持分布控制或实时控制的串行通信网络，采用多主协议，废除了传统的站地址编码，而采用对通信数据块进行编码的方法，使网络内节点个数在理论上不受限制。它具有总线仲裁、错误检测、自动重发等功能。由于采用了许多新技术及独特的设计，CAN总线具有高实时性、卓越性能、高可靠性、能独特灵活设汁和低廉价格，已广泛应用于工业现场、控制、智能大厦、小区安防、交通工具、医疗仪器、环境监控等众多领域。目前，它已被公认为是几种最有前途的现场总线之一。随着科技的发展，同一系统应用多种总线技术已经成为一种趋势。本设计利用FPGA完成PC／104总线和CAN总线之间的相互通讯，将两总线相结合，优势互补，使两总线有更大应用价值和更广阔的使用前景。

1 硬件设计

1．1 系统硬件结构

本设计采用PC／104模板形式，具有很强的方便性和可扩展性，其系统的硬件结构如图1所示。

由于PC／104总线采用的是地址数据总线分离的总线结构，而CAN总线协议控制器SJA1000T采用的是地址数据总线分时复用的总线结构，因此系统使用FPGA器件EP20K100实现总线转换和时序逻辑控制转换。该通讯板采用I／O映射方式，其内部寄存器地址为280H～2BFH。为了增强系统的抗干扰能力，在控制器SJA1000T与收发器82C250之间接入光电耦合器6N137。光耦6N137的上升时间典型值为30 ns，隔离电压为3 000 V，其支持最大频率值超过30 MHz。

1．2 FPGA设计

QuartusⅡ是Altera公司在21世纪初推出的FP-GA／CPLD开发环境，是Altera前一代FPGA／CPLD集成开发环境MAx+PlusⅡ的更新换代产品，其功能强大，界面友好，使用便捷。QuartusⅡ软件集成了Al-tera的FPGA／CPLD开发流程中所涉及的所有工具和第三方软件接口。QuartusⅡ软件的开发流程如图2所示。

采用原理图输入和硬件描述语言相结合的方式，进行编译后写人器件中；同时可在线更改写入内容，修改和调试简单易行。FPGA的设计主要由两部分组成：第一部分实现时序逻辑控制信号的转换，第二部分实现地址译码和地址数据线的复用。QuartusⅡ图表文件及器件管脚如图3所示。

由于PC／104的地址总线和数据总线是各自独立的，SJA1000T的地址总线和数据总线是分时复用的，所以它们之间不能直接相连，必须通过时序逻辑控制，再配合软件来实现读／写操作。对SJA1000T的操作方法是：首先，对地址为CAN首地址+0(A2A1A0=000)的端口进行写操作(WR为低，有效)，CANALE为高，有效，此时复用的地址、数据总线上的数据被视为地址信号，进入SJA1000T内部锁存器；然后，对地址为cAN首地址+1(A2A1A0=001)的端口进行读或写操作(RD／WR为低，有效)，CANALE为低，上述中的地址信号已被锁存，此时复用的地址、数据总线上的数据被视为数据信号，这样即可完成对SJA1000T的各个寄存器和缓冲区的读或写操作。

1．3 硬件电路测试

主要检测硬件结构及电路板设计是否正确。建立一个简单的通讯连接，将两个通讯板连接进行测试，用通讯板A作为输出，通讯板B作为输入。编程通过通讯板A发送数据，内容为8个随机数，检测通讯板B接收数据，如果不同则作加1计数。反之将通讯板B作为输出，通讯板A作为输入，进行相同测试。测试200万次循环未见异常。